Procesadores VLIW, Superescalares y FPGA: Planificación, Rendimiento y Optimización

T1. Procesadores VLIW

Los procesadores VLIW utilizan planificación estática, realizada por el compilador.

Ventajas:

• Menos lógica en la Unidad de Control.
• Mayor frecuencia de reloj (fclk).

Desventajas:

• Mayor tamaño de código (las instrucciones NOP malgastan memoria).
• Necesidad de recompilar el código para cada diseño de procesador.

T2. Desenrollamiento de Bucles

El desenrollamiento de bucles mejora el rendimiento porque:

• Permite mayor paralelización.
• Reduce el número de iteraciones, saltos y comprobaciones de condiciones.

T3. Buffer de Reordenamiento

El buffer de reordenamiento (BRO) en un procesador superescalar garantiza que las instrucciones se retiren en orden, según el grado de superescalaridad.

T4. Segunda Normalización

La segunda normalización es necesaria cuando el redondeo produce un resultado no normalizado. En un caso extremo, el resultado s podría ser igual a B, lo cual no es válido, ya que debe cumplirse 1 ≤ s < B - ulp. Por ejemplo, con 9.99997 y e = 4.

T5. Bfloat16 vs. Binary16/32

El formato bfloat16 de Google (16 bits, 8 para exponente y 7 para fracción) ofrece ventajas sobre binary16 y binary32:

• Amplio rango dinámico (8 bits para el exponente, como binary32).
• Menor consumo de memoria (16 bits, como binary16).

T6. Implementaciones FPGA vs. VLIW

Una implementación FPGA puede procesar señales con una frecuencia de muestreo mayor que un procesador VLIW, incluso con una frecuencia de reloj menor, debido a su capacidad de paralelismo masivo.